再次求助:请高手帮帮忙,是关于频率合成器的设计的仿真
请高手指点一下,如何将附件中的电路图,在simulink中做出来?我始终弄不出来那个分频器来,希望高手们指点一下 自己顶一下！哪位大哥大姐帮帮忙，把附件里的电路图做一份啊？我实在是做不出来了！毕业设计要求要仿真结果的，马上答辩了，完不成了，拜托帮帮把做好的“.mdl”格式的压缩一份发俺邮箱去啊18680@163.com
谢谢帮忙了呀~~ 呀！！邮箱错了！！！是186806@163.com
原谅则个! 你应该自己做一下，或者把你的模型传上来，你这样直接给一个图让大家帮你来搭，大家谁有那么多的时间呢？
希望你搭出来之后，自己再调试一下，把具体的错误说出来，那时候再让大家帮忙！
总要的是要自己做一下！！ 谢谢楼上的大哥！
我也做过，我用的是MATLAB7.0，这个版本的simulink里找不到XOR模块，分频器模块也不是很明白，这样缺少两个电路模块，整个电路就搭不起来，所以我想请高手们帮一下
实在是没办法的办法了 很不好意思，但很无奈了……
回复 #5 186806 的帖子
有一个Logical Operator模块可以用，实现XOR 谢谢六楼试过了，可以，非常感谢！
顺便再问一下，分频器该用哪个模块？divide么？参数设置怎么弄？
回复 #7 186806 的帖子
那个不知道的，自己看看帮助吧！ 关键是你这个分频器实现什么功能,divide只是乘除类的,所以如果原来上需要当然可以就是不知道你的输入输出是什么,之间的关系是什么? 小数-N 分频锁相频率合成器有多种实现方式，这里采用脉冲吞吐计数器和锁相环技术，先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值，这样可以在使用高频率的参考信号的同时获得高精度的输出信号频率，从而可有效地解决整数锁相频率合成器存在的问题。这种设计方法也可以克服小数-N 分频锁相频率合成器自身由于分频比是小数，而引起的每经一个参考频率后，必然会有一个规则的相位误差0.2N ×2(N 为
分频比的小数部分)对VCO输出频谱的恶化，及消除由于分频器的分频值的不断改变而引起的信号抖动。整个模型由一个应用吞脉冲技术的双模PLL频率合成器和控制部分组成，控制部分的核心是累加器，它由参考频率的上升沿触发工作的。从功能实现角度考虑设置了功能模块。
以上是附件中电路的原理，看不懂。。。。
页:
[1]